Tipo: Libro impreso / Print book
Tamaño / Size: 17 x 23 cm
Páginas / Pages: 441
Resumen / Summary:
Autor / Author: Varios autores
Editorial / Publisher: Alfaomega
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Condición / Condition: Nuevo / New
Tabla de contenido / Table of contents: Autores
Prólogo
Comentarios de los autores a la segunda edición
Introducción
Simbología y nomenclatura
Programas utilizados
Capítulo 1
Introducción a la lógica digital
Capítulo 2
Circuitos combinacionales2.1. Definiciones y generalidades
2.2. Multiplexores
2.2.1. Aplicaciones
2.2.1.1. Funciones lógicas con multiplexor
2.2.1.2. Conversión de datos de paralelo a serie
2.2.2. Aumento de la capacidad de un multiplexor
2.2.2.1. Aumento del número de salidas de un Mux
2.2.2.2. Aumento del número de entradas de un Mux
2.3. Demultiplexores
2.3.1. Aplicaciones
2.3.1.1. Convertidor serie a paralelo
2.3.1.2. Multiplexación en el tiempo
2.4. Decodificadores
2.5. Decodificadores excitadores
2.5.1. Aumento de la capacidad de un decodificador
2.6. Codificadores
2.6.1. Codificadores sin prioridad
2.6.2. Codificadores con prioridad
2.6.3. Aumento de la capacidad de un codificador
2.7. Comparadores de magnitud
2.7.1. Aumento de la capacidad de los comparadores
2.8. Generadores/detectores de paridad
Capítulo 3
Circuitos secuenciales. Biestables 3.1. Definiciones y generalidades
3.1.1. Diferencias entre circuitos combinacionales y circuitos secuenciales
3.2. Biestables
3.2.1. Definiciones y generalidades
3.2.1.1. Notación y significado de las variables
3.2.1.2. Simbología
3.2.1.3. Puertas NOR y NAND forzadas
3.2.2. Biestables asíncronos
3.2.2.1. Biestable R-S activo al nivel alto
3.2.2.2. Biestable R-S activo al nivel bajo
3.2.2.3. Biestable J-K asíncrono
3.2.3. Biestables síncronos
3.2.3.1. Biestable R-S síncrono activado por nive1
3.2.3.2. Biestable tipo D activo por nivel
3.2.3.3. Biestable J-K Master-Slave
3.2.3.4. Biestable tipo D accionado por flanco Edge-Triggered
3.2.3.5. Biestable tipo T activo por flancos de bajada
3.2.4. Resumen de ecuaciones de biestables
3.2.5. Conversiones de nivel a flanco, en la señal activa de Reloj
Capítulo 4
Circuitos secuenciales. Sistemas asíncronos 4.1. Definiciones y generalidades
4.1.1. Introducción
4.1.2. Modelo del autómata de Moore y Mealy
4.1.3. Realimentación de las variables internas
4.1.4. Estabilidad
4.1.5. Transiciones entre estados no adyacentes
4.1.6. Utilización
4.2. Síntesis de sistemas secuenciales asíncronos
4.2.1. Identificación de las variables de entrada/salida
4.2.2. Construcción del diagrama de estados y de la tabla de fases
4.2.3. Determinación de estados equivalentes o pseudoequivalentes
4.2.4. Tabla de fusión
4.2.5. Codificación de estados internos
4.2.6. Tabla de excitación
4.2.7. Ecuaciones lógicas de las salidas y de las variables internas
4.2.8. Circuito lógico
Capítulo 5
Circuitos secuenciales. Sistemas síncronos 5.1. Definiciones y generalidades
5.1.1. Introducción
5.2. Síntesis de sistemas secuenciales síncronos
5.2.1. Identificación de las variables de entrada/salida
5.2.2. Construcción del diagrama de estados y de la tabla de fases
5.2.3. Determinación de estados equivalentes o pseudoequivalentes. Minimización de estados
5.2.4. Tabla de fusión
5.2.5. Codificación de estados internos
5.2.6. Elección de los elementos de memoria
5.2.7. Tabla de excitación
5.2.8. Ecuaciones lógicas de las salidas y de las variables internas, simplificadas
5.2.9. Circuito lógico
5.3. Arranque del autómata finito
Capítulo 6
Circuitos secuenciales. Registros y contadores 6.1. Definiciones y generalidades
6.1.1. Introducción
6.2. Registros de desplazamiento
6.2.1. Registros de entrada serie
6.2.2. Registros de entrada paralelo
6.2.3. Registros reversibles
6.2.4. Registros de desplazamiento en anillo
6.3. Contadores
6.3.1. Características de los contadores
6.3.2. Diseño de un contador en modo síncrono
6.3.3. Diseño de un contador en modo asíncrono
6.3.4. Diseño de un descontador o contador descendente
6.3.5. Diseño de un contador reversible asíncrono
6.3.6. Diseño de un contador con preselección
6.3.7. Contadores integrados asíncronos MSI
6.3.8. Contadores integrados síncronos MSI
6.3.9. Aplicaciones de los contadores
6.3.9.1 Divisores de frecuencia
6.3.9.2 Medidores de frecuencia
Capítulo 7
Relojes y temporizadores
7.1 Introducción
7.1.1. El circuito RC
7.1.2. El circuito RC como derivador
7.1.3. El circuito RC como integrador
7.1.3.1. Comparador Trigger Schmitt con AO
7.1.3.2. Comparador inversor lógico CMOS
7.2. Circuitos monoestables
7.2.1.Monoestable como operacional
7.2.2. Monoestable con puertas lógicas CMOS
7.2.3. Monoestable disparado por nivel
7.2.4. Monoestable disparado por impulso
7.2.5. Monoestable redisparable
7.2.6. Monoestable integrado
7.3. Multivibrador astable
7.3.1. Astable con operacional
7.3.2. Astable con CMOS
7.3.3. Multivibrador astable integrado
7.3.4. Multivibrador astable basado en cristal de cuarzo
Capítulo 8
Memorias de semiconductores 8.1. Introducción
8.2. Estructura general de una memoria
8.3. Estructura interna de una memoria
8.4. Características de una memoria
8.5. Clasificación de las memorias
8.5.1. Memorias RAM estáticas (SRAM)
8.5.1.1. Modos de funcionamiento de una memoria RAM estática
8.5.2. Memorias RAM dinámicas (DRAM)
8.5.2.1. Multiplexado de las líneas de dirección
8.5.2.2. Modos de funcionamiento de una memoria RAM dinámica
8.5.2.3. Controladores de memoria dinámica
8.5.3. Memorias ROM
8.5.4. Memorias PROM
8.5.4.1. Grabadores PROM
8.5.5. Memorias EPROM
8.5.5.1. modos de funcionamiento de una memoria EPROM
8.5.6. Memorias EEPROM
8.5.7. Memorias FLASH
8.5.8. Memorias NOVRAM
8.6. Aumento de la capacidad de memoria
8.6.1. Aumento de la longitud de la palabra
8.6.2. Aumento del número de posiciones de memoria
8.6.2.1. Selección decodificada
8.6.2.2. Selección lineal
8.6.3. Aumento total de la capacidad de memoria
Capítulo 9
Dispositivos lógicos programables 9.1. Definiciones y generalidades
9.1.1. Arquitectura no configurable
9.1.2. Arquitectura configurable
9.2. Clasificación de los circuitos integrados
9.3. Estructura básica de los PLD
9.3.1. Simbología en los PLD
9.3.2. Matriz AND
9.3.3. Matriz OR
9.4. Composición de matrices
9.5. Circuitos FPLA
9.6. Circuitos PAL
9.6.1. Introducción
9.6.2. Topologías de salida en los dispositivos PAL
9.6.3. Nomenclatura de los dispositivos PAL
9.7. Circuitos GAL
9.7.1. Estructura de una GAL
9.7.1.1. Implementación de una suma de productos
9.7.2. Diagramas de bloques de una GAL
9.7.3. Macroceldas configurables en una GAL
9.7.3.1. Modo combinacional
9.7.3.2. Modo registrado
9.8. Características técnicas de los PLD
9.8.1. Frecuencia, tiempos y cronogramas
9.8.2. Circuitos de entrada y salida
9.8.3. Iniciación de PLD con registros
9.8.4. Seguridad del diseño realizado
9.8.5. Consumo de potencia
9.8.6. Modo de bajo consumo
9.8.7. Dispositivos programables dentro del sistema (isp)
9.9. Dispositivos CPLD
9.9.1. Introducción
9.9.2. Bloques lógicos
9.9.3. Matriz de interconexión programable
9.9.4. Términos productos hacia una macrocelda
9.9.5. Macroceldas
9.10. Dispositivos FPGA
9.10.1. Estructura interna de una FPGA
9.10.2. Configuración
9.10.3. Bloques lógicos de entrada y salida
9.10.4. Bloques lógicos configurables
9.10.5. Posibilidades de interconexionado
9.10.6. Oscilador de cristal
9.11. Pruebas del diseño
9.12. Características del diseño con PLD
9.12.1. Simplicidad de diseño
9.12.2. Funcionalidades
9.12.3. Fiabilidad
9.12.4. Menor coste
9.12.5. Seguridad
Capítulo 10
Introducción a la síntesis con VHDL10.1. Definiciones y generalidades
10.1.1. Síntesis
10.2. Conceptos básicos de la síntesis
10.3. Diagrama de flujo
10.4. Opciones de síntesis
10.5. Síntesis de circuitos
10.6. Referencias y enlaces de interés
10.6.1. Fabricantes de dispositivos
10.6.2. Fabricantes de software
10.6.3. Tarjetas para evaluación de dispositivos
Apéndice A. Contenido del CD-ROM
Apéndice B. Lista de ejemplos
Apéndice C. Bibliografía
Índice alfabético
